第6节:考虑SI,EMC的接口模块设
计(打铁还需自身硬)
DDR特性介绍
●工作原理
●特性指标、DDR设计指南
●拓扑结构
●布局布线参考、DDR设计实战
●布线规划
●布线设计
第6节:考虑SI,EMC的接口模块设
计(打铁还需自身硬)
DDR特性介绍
●工作原理
●特性指标、DDR设计指南
●拓扑结构
●布局布线参考、DDR设计实战
●布线规划
●布线设计
FPGA换Pin规则
· DQS信号必须在DQSnR管脚上
· DM信号必须在DMnR脚上
数据线必须在对应组的DQnR管脚上
数据线可以整组互换
· 数据线只能在组内互换,不能交习
· 布线规划
- 数据线布在优选布线层
- 时钟线布在优选布线层
- 地址、控制、命令可分层布线
· FPGA扇出(考虑换Pin规则)
- 数据线,注意DM、DQS信号的特殊性
- 时钟线,注意线序
- 地址、控制、命令线
· DDR扇出(对照FPGA出线情况,调整特殊信
· 根据换Pin规则交换管脚,完成互连
· 等长绕线
防电果
使用FlyBy拓扑,并以60欧姆端接,在第一个和最后一个DDR SDRAM颗粒die
上看到的命令和地址的仿真波形。
·DRAM离Controller尽量近
·TL1尽量长,在远处分支
·对称结构,保证所有到
DRAM的走线等长:
> 时序匹配
> 减少反射
·减少平行走线,抑制串扰。
·根据仿真结果决定是否需要
VTT匹配电路(压缩走线长
度,尽量省掉VTT匹配)。
伪开漏开路(POD)电平
DDR4数据总线的I/O电气接口从推挽SSTL变为下图所示的伪开漏开路(POD)电平。通过截止到VDDQ而不是1/2的VDDQ,信号摆动的幅值和中心可根据不设计的需要定制。POD的I/O降低了驱动数据时的开关电流,因为只有0时才消料功率,相对DDR3的推挽式IO口,理论上功耗会降低一半。
根据POD的特性,当数据为高电平时,没有电流流动,所以降低DDR4功耗的一个
方法就是让高电平尽可能多,这就是DBI技术的核心。
4
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ODT(On-Die Termination)将匹配内置到芯片中,以提高数据总线的信号质
量
如果颗粒数量比较少(通常小于4片),那么这两种拓扑的信号质量总体上就没有太大的差别;但如果DDR颗粒负载数量多的(通常大于4片)
Flyby的拓扑结构信号质量总体会比T型结构好。下图是同样接了18片颗粒的况下信号仿真眼图对比,采用Flyby的结果显好于T型拓扑。
预取架构可以在不增加内核频率的情况下提高外部数据传输率
约束规则的来历
电气上:SI、PI、EMC、Thermal
生产上:DFF、DFA、DFT
规则设置
规则驱动设计:线宽、间距、耦合长度、时序等长、回流路径
约束规则复用:约束模板、PCB模版
5. 时序规则设置
· 根据《PCB Layout资料及要求》中的电气要求,参考对应电路、总线接口等设计指南或仿真结果,
在PCB中设置时序规则。
山果
3. 间距规则设置
· 根据《PCB Layout工艺参数》中的间距要求设置间距规则,时钟、复位等重要信号线间距至少
3W以上,差分线与其他信号线的距离≥20Mil。
· 此外,还应保证内外层导体到安装孔、定位孔、邮票孔、V-CUT、导轨、板边缘距离与《PCB
Layout工艺参数》一致,以免开短路。
中果
2. 线宽规则设置
· 所有阻抗线线宽满足《PCB加工工艺要求说明书》中的阻抗信息。
· 电源/地线:线宽>=15Mil,Neck线宽不大于Pin宽。
· 整板过孔种类≤2,且过孔孔环≥4Mil,Via参数与《PCB Layout工艺参数》一致,板厚孔径比满
足板厂工艺能力。
电巢
规则设置
1. 层叠设置
· 根据《PCB加工工艺要求说明书》上的层叠信息,在PCB上进行对应的叠层设置。
降低串扰的措施
1. 增加信号路径之间的间距;
2. 使耦合长度尽量短;
3. 在带状线层布线;
4. 用平面作为返回路径;
5. 减小信号路径的特性阻抗;
6. 使用介电常数较低的叠层;
7. 在封装和接插件中不要共用返回引脚;
8. 使用两端和整条线上有短路过孔的防护布线;
9. 降低信号上升/下降沿时间;
9电巢
3W规则:
高速PCB有哪些规则;
板材、叠层、线宽、间距、线长、等长、回流、拓扑、过孔、载流、PDN
四、高速约束规则制定与设置
.叠层与阻抗
1 设计参数确认
2、层叠评估
3、阻抗计算
整体布局:
1、接口模块摆放:采用“先防护后滤波”的思路摆放接口处的保护器件
按照信号流向将个接口模块电路靠近其所相应的接口摆放,使对外的信号走线尽量短。
2 核心芯片模块摆放
DDR1/2一般按照T型拓扑摆放,匹配电阻放在T点处;
DDR3/4按照Fly-By方式摆放,末端匹配电阻根据出线的方向、靠近摆放在末端存储芯片周围,
匹配电阻与末端存储芯片布线长度≤500Mil。
3 电源模块摆放
远离易受干扰的电路,如ADC,DAC,RF,时钟等电路模块,发热量大的电源模块,需要拉大
与其它电路的距离,与其他模块的器件保持3mm以上的距离。
4 其它器件摆放
JTAG接口及外部接口芯片靠近板边摆放,便于插拔,有特殊指定位置除外。
5 布局优化
通过飞线显示连接关系,根据信号流向图调整核心芯片的方向,优先保证关键信号(时钟线和高
速线,模拟/射频)顺畅,最短。
布局设计子流程:模块布局→整体布局→叠层与阻抗→规则设置→模块扇出→布局评审
1. 模块布局
1 以模块内主芯片为核心,以原理图为基础,按照信号连接顺藤摸瓜的方式,把相关阻容等分立器件放在该芯片周围,内部器件摆放整齐、均匀
2 时钟电路放置
● 晶体和晶振与相关的IC器件靠近放置,距离≤1000Mil;
● 晶体的增益电容和相位电容放置在晶体与主芯片之间;
3 电源电路放置
优先处理开关电源模块布局,并按器件资料要求设计。
4、 储能电容放在芯片周围,兼顾各电源管脚
5 由R、L、C组成的L型/π型滤波电路,靠近电源管脚放置。
6 串联电阻靠近源端放置,直线距离一般不超过300Mil;并联匹配电阻靠近接收端放置,直
线距离一般不超过300Mil;AC电容优先放置在接收端,直线距离小于500Mil。