伪开漏开路(POD)电平
DDR4数据总线的I/O电气接口从推挽SSTL变为下图所示的伪开漏开路(POD)电平。通过截止到VDDQ而不是1/2的VDDQ,信号摆动的幅值和中心可根据不设计的需要定制。POD的I/O降低了驱动数据时的开关电流,因为只有0时才消料功率,相对DDR3的推挽式IO口,理论上功耗会降低一半。
根据POD的特性,当数据为高电平时,没有电流流动,所以降低DDR4功耗的一个
方法就是让高电平尽可能多,这就是DBI技术的核心。
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