5. 时序规则设置
· 根据《PCB Layout资料及要求》中的电气要求,参考对应电路、总线接口等设计指南或仿真结果,
在PCB中设置时序规则。

山果

PCB设计的主流工具

约束规则的来历
电气上:SI、PI、EMC、Thermal
生产上:DFF、DFA、DFT

规则设置
规则驱动设计:线宽、间距、耦合长度、时序等长、回流路径
约束规则复用:约束模板、PCB模版

预取架构可以在不增加内核频率的情况下提高外部数据传输率

ODT(On-Die Termination)将匹配内置到芯片中,以提高数据总线的信号质
量

如果颗粒数量比较少(通常小于4片),那么这两种拓扑的信号质量总体上就没有太大的差别;但如果DDR颗粒负载数量多的(通常大于4片)
Flyby的拓扑结构信号质量总体会比T型结构好。下图是同样接了18片颗粒的况下信号仿真眼图对比,采用Flyby的结果显好于T型拓扑。

伪开漏开路(POD)电平
DDR4数据总线的I/O电气接口从推挽SSTL变为下图所示的伪开漏开路(POD)电平。通过截止到VDDQ而不是1/2的VDDQ,信号摆动的幅值和中心可根据不设计的需要定制。POD的I/O降低了驱动数据时的开关电流,因为只有0时才消料功率,相对DDR3的推挽式IO口,理论上功耗会降低一半。

根据POD的特性,当数据为高电平时,没有电流流动,所以降低DDR4功耗的一个
方法就是让高电平尽可能多,这就是DBI技术的核心。

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·DRAM离Controller尽量近
·TL1尽量长,在远处分支
·对称结构,保证所有到
DRAM的走线等长:
> 时序匹配
> 减少反射
·减少平行走线,抑制串扰。
·根据仿真结果决定是否需要
VTT匹配电路(压缩走线长
度,尽量省掉VTT匹配)。

使用FlyBy拓扑,并以60欧姆端接,在第一个和最后一个DDR SDRAM颗粒die
上看到的命令和地址的仿真波形。

· 布线规划
- 数据线布在优选布线层
- 时钟线布在优选布线层
- 地址、控制、命令可分层布线
· FPGA扇出(考虑换Pin规则)
- 数据线,注意DM、DQS信号的特殊性
- 时钟线,注意线序
- 地址、控制、命令线
· DDR扇出(对照FPGA出线情况,调整特殊信

· 根据换Pin规则交换管脚,完成互连
· 等长绕线

防电果

FPGA换Pin规则
· DQS信号必须在DQSnR管脚上

· DM信号必须在DMnR脚上

数据线必须在对应组的DQnR管脚上

数据线可以整组互换

· 数据线只能在组内互换,不能交习

第6节:考虑SI,EMC的接口模块设
计(打铁还需自身硬)

DDR特性介绍

●工作原理

●特性指标、DDR设计指南

●拓扑结构

●布局布线参考、DDR设计实战

●布线规划

●布线设计

PCB的组成元素

焊盘：用于焊接元器件引脚的金属孔。

过孔：用于连接各层之间元器件引脚的金属孔。

安装孔：用于固定印刷电路板。

导线：用于连接元器件引脚的电气网络铜膜。

接插件：用于电路板之间连接的元器件。

填充：用于地线网络的敷铜，可以有效的减小阻抗。

电气边界：用于确定电路板的尺寸，所有电路板上的元器件都不能超过该边界。

板框 shap line

Route keepin 40mil

package keepin 200mil

不同层对应厚度如何计算？或者是默认数值？

布局：1.信号流向：功能流向

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Mentor Xpedition 

Cadence Allegro 

Altium Designer

Mentor PADS

全球三大EDA公司 ：

Mentor   

Synopsys

Cadence

Mentor Xpedition 的优势：

1，支持多人协同设计规则驱动的交互、自动设计方法 （最大的亮点之一）

2，强大的草图布线和自动布线功能是引领科技的杰作

3，支持各种复杂器件封装以及强大的库管理工具

4，高速信号分析工具和可制造性分析工具紧密结合

电子产品全生命周期：

初始够细--创建--分析--制造--服务--报废处置

Cadence Allegro 的优点：

1，操作方便；

2，接口友好；

3，功能强大：仿真方面，eg 信号完整性仿真，电源完整性仿真

4，整合性号

17.X之前是分割设计合并导入的方法，17.X以后出现了真正的协同功能，只是用户体验，目前不是很理想