3月24日【电巢直播间】《射频匹配调试小技巧：采用ADS优化射频匹配调试流程》——答疑
直播回看地址：https://edu.eda365.com/course/79
1. 讲一下天线的匹配？
答：问题太笼统，我们的射频体系课程中有相对应的内容，欢迎大家观看
2. 校准怎么做的，是用电子校准件校准网分后，再做cable线的端口延伸吗？以前用这种方法调试过天线，感觉不是很准，只作为指导用。可能跟没用真实器件参数有关，但是国产器件好像也很少有design kit。
答：不准的原因有很多，首先检查你的校准治具是否没有做好。另外，匹配的位置一定要尽量靠近你的测试端口，否则走线带来的相位变化会让你无法预测匹配的变化规律。当然，真实器件的参数也很重要，如果没有国产的design kit 用村田的也可以，低频差异不大，高频就要注意下了。
3. 求个用cst导入layout的仿真。
答: CST可以导入layout，但是对文件的格式有一定的要求。有兴趣的话，以后可以开CST教学直播。
4. pa最佳输出抗阻不是50欧，怎么调到50欧？
答：PA输出阻抗不需要调的50欧，按需求阻抗位来调就可以。
5. 第一个电感或者电容选择是根据什么来选的呢？
答：看起始阻抗位，1/4象限一般首选先并电感再串电容，2/3象限一般首选先串电容再并电感。但是这个也不是绝对，匹配调试经验需要慢慢积累，用仿真模拟也可以。
6. S22匹配好了为什么会影响s11的收敛呢？
答：这是一个2端口网络，所以两个端口之间肯定会相互影响。我们可以做一个分析，如果2端口匹配不好，那不同频点信号从1端口到2端口的反射就会不一样，由此就会看到阻抗不收敛。
7. E5071C可以混频器吗？
答：老师没明白问题的意思，是说网分有内置混频器？还是网分能否测试混频器？
8. 什么叫收敛？/怎么设计才能收敛？/不收敛怎么调？
答：这里的收敛就是频点收敛，意思就是需求频段的频点阻抗都汇集在一个很小的区域，这个东西只能靠匹配来调。
9. Gps lna的阻抗怎么调？调到50吗？
答：当然不是，GPS LNA主要调整输入阻抗，具体阻抗位需要根据厂商的datasheet来调，做共轭匹配就可以了。
10. 长pcb走线phase怎么影响匹配的电路？
答：phase变化从阻抗圆图上看，就是阻抗点绕圆图中心移动。以负载测试点为起始阻抗点，那么从负载沿走线向源端每移动半个波长，则阻抗位置绕圆心移动一圈。如果匹配电路远离测试点，那你测到的阻抗值就不是匹配位的阻抗值，这样就不方便观察匹配带来的阻抗变化了。
11. 天线匹配就是把想要的频率驻波比调到最小是吗？
答：在不改变其他外在因素的情况下，你这个说法没问题，驻波下，则反射小，反射小说明辐射出去的能量多。
12. HFSS中集总边界条件RLC赋值，进行匹配，和ADS差异打的原因？
从实物中提取处SNP文件后，在ADS中得到匹配电路参数，带入到HFSS模型中，HFSS仿真出来的差距很大，原因可能是为何？
天线仿真匹配HFSS会不会准确些？
答：这三个问题其实是一个问题。HFSS仿真属于结构仿真，它是一个场的概念，HFSS的匹配只是添加lump RLC边界条件，它是理想器件，和真实值会有区别。而ADS仿真属于电路仿真，所以匹配用ADS仿真会更方便快捷。当然，如果你是想用微带线做匹配的话，那HFSS会更好一些。另外，ADS仿真里面的地，是理想地。在这点上HFSS和ADS这两个是有本质区别的。要想仿真准确，首先你要理解仿真的整个原理，设计出最接近真实的模型。会用仿真工具不算会仿真，会建模才是真的会仿真。ADS 内置EMPRO功能，算是2.5D的建模，你可以试试用EM pro 和HFSS来进行对比。
13. 5g手机天线也是一样的调试方法吗？
答：老师还没做过5G手机，但是sub 6G以下的天线应该还是按传统方式来做，毫米波就必须用HFSS先仿真设计了。
14. 有相关的书籍介绍吗？
答：这个有很多啊，看我们EDA365论坛的射频板块置顶帖就有推荐书籍。
3月25日【电巢直播间】《你所不知道的DFM设计》——答疑
1. 带散热焊盘的qfn封装该如何设计，散热焊盘的钢网和阻焊层开成九宫格吗？还是说根据散热焊盘面积分成12宫格或者更多？孔的间距和大小是否有要求，孔的多少和散热比例是否有关？
A:比如2mm厚板，可以按照10mil孔径、40mil孔中心间距来设计——这是从PCB制作工艺能力和组装角度提出的需求。从散热角度来说一般会多打孔。具体的要均衡考虑。
2. 多讲讲BGA焊点失效，涉及可靠性方面的（就是照X-RAY未发现焊接不良），必须切片才能发现有没有不良，但是军工产品很少允许切片。
A:BGA常见的失效：焊接缺陷，比如HIP；机械应力失效导致的焊点断裂，具体想了解哪方面失效呢？
3. LGA镀金焊端，有除金必要吗？如有需要怎么除金呢？
A: LGA器件焊接成功率不高，主要问题是短路与器件底部锡珠，需要从焊盘&钢网设计、焊膏印刷、贴装工艺、回流焊接温度等方面结合具体单板给出解决措施，正常器件不需要除金。
4. 散热盘钢网的九宫格是厂家做的时候给开出来吗？我们现在做的paste层都是一块。
A：根据产品需要在设计钢网的时候说明要网格处理。
5. 压接质量用什么设备或标准评价？
A：批量的压接推荐用自动压接设备，行程可控，压接不会出现过压、跪脚等问题。
6. 散热孔请问用10mil，还是12mil好一些？
A：从组装上两种都可以
7. QFN器件管脚焊锡多了是什么原因造成的？
A: QFN的焊接是一个控制难点，需要封装库设计、钢网厚度、钢网开口尺寸、SMT制程等综合考虑。
8. 阶梯钢网怎么做，能用其他方式解决吗
A:阶梯即局部钢网加厚或减薄，是为满足不同锡量需求的器件，在SMT中常用到。
9. 半塞孔是单面开窗吗？
A:是的
10. 0.4bga上锡不良有好的建议吗？
A：BGA上锡不良可能是管脚镀层可焊性不良、可进行可焊性测试，应用上可用活性更好的焊膏、调整温度曲线、增加N2等等
11. 焊接不良的原因还有哪些？
A:焊接不良的表现有很多：连锡、开焊、冷焊、空洞，而且不同封装的缺陷类型和原因会不同，来料、设计、生产制程波动都可能造成影响。
12. 请讲一下大面积QFN焊接可靠性的分享？
A: QFN的焊点可靠性跟器件、单板包括结构的设计强相关，要结合器件封装、产品设计特征具体分析。
13. 有没有相关的书籍？
A：《可制造性设计 为精益生产 按单生产和大规模定制设计产品》 [美] 大卫·M. 安德森
B: 贾忠中《SMT可制造性设计》等。
3月26日【电巢直播间】《FPGA国产化竞争性分析及选型之一》——答疑
1.加延迟用什么好？用反相器吗？
A:推荐用触发器做延迟，如延迟比较长可以用时钟计数。不要用反相器
2.现在用的比较主流的FPGA是什么？
A:看需求，不但要看性能规格，还要看可靠性是否要求搞，主流大容量规格还是推荐选择：XILINX，或INTEL(ALTERA)，航空航天Microsemi。
对应中小规格国内如下厂家可以选择：紫光同创，高云半导体，安路科技，西安智多晶、上海遨格芯等、京微齐力、复旦微电子、华微电子、中电科58所、航天772所等。
3.项目中软核和硬核如何选用？
A:根据需求，成本，项目进度等综合考虑。软核需要编译重新验证。硬核直接用。
4.国内FPGA哪些厂家比较好？
A:国产基本是中小容量FPGA,需要根据需求，如有多大容量，什么行业还要考虑软件工具（如有些工具编译不好，仿真不好等）。可在下面选择：紫光同创，高云半导体，安路科技，西安智多晶、上海遨格芯等、京微齐力、复旦微电子、华微电子、中电科58所、航天772所等。
5.FPGA是不是多人协同开发比较好？
A:根据项目需求，小的应用一两人也可以。
6.目前选型选择多少nmFPGA比较好？
A:推荐16nm，国内还没有厂家做到，不过中芯国际已量产14nm，相信很快国产FPGA会代工。
7. 想自学FPGA，编程语言该从哪里开始？
A:看目的，若研究或在大学推荐VHDL，企业推荐Verilog。
8.FPGA什么岗位需要量大？
A:在图像处理和信号处理领域的岗位需求量大。
9.国产化主要针对FPGA吗？
10.想自学入门FPGA有推荐的书或者视频吗？
A:推荐”数字信号处理的FPGA实现”第三版、“Verilog数字系统设计教程”第二版、“Altera FPGA/cpld设计”基础篇/高级篇、“Xilinx Zynq-7000 嵌入式系统设计与实现”、“FPGA Prototyping by Verilog Examples“、”高级FPGA 设计 结构、实现和优化”等。
3月28日【电巢直播间】《TDR测试原理、案例解析与应用第二期》——答疑
1. 不是说带状线没远端串扰吗？为什么还要隔开？
——需要注意的是，近端串扰会比带状线的要大，非同组的信号线传输的方向可能是相反的，可能引起更大的串扰，需要保留更大的间距。
2. 串扰和信号频率大小成什么关系？
——串扰和信号频率没有直接的关系，而与边沿的上升时间和幅度相关；
——信号上升沿时间越短近，远端串扰幅度越大，而近端串扰幅度几乎不变；
——边沿上升的幅度与近端串扰幅度和远端串扰幅度成正比。
3. 串扰算是EMI的一部分吧？
——串扰在向外辐射时引起EMI，也可以通过匹配网络、电源地平面来吸收。
4. 差分线之间并联电容是为了抑制远端还是近端串扰，是共模还是差模？
——从干扰信号源端加接地电容，用于使干扰信号源边沿变缓，减小远端串扰的幅度；
——在远端串扰的信号线上加接地电容，用于串扰噪声滤波。
——注意：加电容仅是一种处理串扰的辅助手段，通常都需要在设计时，事先做好串扰控制。
5. 3w是两根线中心间距，还是space间距？
——中心距
6. 串扰源除了晶振，还有哪些？
——引起串扰的关键因素有：上升时间、传输线耦合长度、传输线间距、信号幅度、內/外层布线、传输线与参考平面的距离等。
7. 同组串扰小，是为什么呢？
——同组串扰不是变小了，而是因为同组信号边沿切换时，都几乎在同一时刻，即使有串扰，也几乎不影响数据的正常接收。
8. TDR测量是用网分吗？
——可以的，主要看仪器的配置。
9. 上升沿是不是越缓越好呢？
——上升沿越缓，可能会引起眼图开度变小，不难理解：就是信号质量变差。
10. 5mil线宽，设置规则时间间距设置为10就满足3w了吗？
——串扰由多种因素引起，请参见第6问。
——具体的需要仿真和或测试，关键的是要满足信号串扰的容限。串扰容限需要根据具体的规格书来分析，如：3.3V信号，串扰容限为150mV。
11. Candence可以仿真吗？
——可以的
12. 串扰和EMI有什么区别和联系？
——参见第3问
13. 仿真需要整版一起仿真吗？还是只做关键信号就可以了？
——只需要对关键的高速信号线进行仿真，包括高速时钟信号线。
14. 同组串扰，也可能在采样时刻带来影响吗？
——参考第7问
15. 过孔的多少还影响串扰的大小吗？
——严格地讲，会有串扰影响。这是因为过孔可能带来阻抗不匹配，导致信号有沿的变化，因此，会有一定的串扰影响，但影响不大；
——另一方面，对于比较高速的信号，过孔通过不干净的电源地平面或信号线附近，也将会耦合到干扰，在设计时需要关注。
16. 有什么好的办法处理静电干扰呢？
——这是一个比较大的话题，如：使用ESD防护器件、布局考虑、结构考虑等多方面的综合技术。
17. 50欧姆阻抗线打过孔直径多大好？
——过孔的阻抗，影响的因素很多，需要根据实际的结构和材料进行仿真分析（比较好的工具可以使用HFSS）。
18. 串联磁珠会改善串扰吗？
——严格地讲，会有些许改善。磁珠会使得高速信号边沿稍有变缓，但不足以解决串扰的问题。
19. 电源平面之间的干扰能仿真吗？
——可以。
20. 磁珠怎么选型？
——信号线上的磁珠，需要考虑阻抗与频率的关系，选型时先考虑抑制的频率点，然后选择合适的阻抗；
——电源线上的磁珠，还需要考虑其功率和损耗。
21. 仿真需要准备哪些基础知识？
——就SI仿真而言，
1）首先需要有相关的理论基础：模电、数电；
2）熟悉基本的器件、电路、系统工作原理；
3）掌握高速设计的基本原理；
4）具备PCB设计基础，了解相关PCB结构、材料等；
5）掌握相关的仿真工具；
22. 加穿心电容可以解决串绕吗？
——能，但是成本比较高，通常不会使用穿心电容来处理串扰问题。
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